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Text File  |  1995-11-25  |  20KB  |  429 lines
  1.  
  2. Ethernet für TT
  3. Die hier vorgestellte Lösung einer LAN Karte für den TT basiert auf der PC ISA Karte SMC ELITE 
  4. ULTRA von SMC (siehe Abbildung). Diese Karte zeichnet sich durch hervorragende Performance 
  5. und ein gut geeignetes Bus Interface aus. Diese Karte ist zwar teurer (ca 160,-) als eine NE2000 
  6. kompatible Karte, was aber durch die obigen Vorteile eindeutig wett gemacht wird.
  7. Das Interface kann auch für andere Karten verwendet werden, wobei aber zu Beachten ist, daß nur 
  8. wenige der möglichen ISA Buszyklen unterstützt werden.
  9. Bei der Entwicklung der Schaltung stand der geringe Aufwand im Vordergrund. Um das zu 
  10. erreichen waren einige Kompromisse notwendig, die aber der Performance nicht im geringsten 
  11. abträglich sind!
  12.  
  13. Zugriffe
  14. Wie in der Schaltung zu sehen ist, wurden die Daten und Adressleitungen der beiden Bussysteme 
  15. einfach miteinander verbunden.
  16. Im Schaltplan sind die Pull Up Widerstände von 1.2kOhm von alle Adressen und 
  17. Datenleitungen, sowie der MEM und IO Leitungen nicht eingezeichnet. Diese müssen ganz 
  18. dicht an den ISA Pins angeschlossen werden.
  19. Zwei GAL's sorgen für eine Anpassung des Timings von Zugriffen des VME Busses auf den ISA 
  20. Bus. Dabei werden drei Arten von Zugriffen unterschieden:
  21.  
  22. 1.    16 Bit Memoryzugriff. Hier erfolgt ein wortweiser Zugriff vom VME Bus auf high und low Byte 
  23. gleichzeitig. Auch die LAN Karte beherrscht diesen Zugriff. Dabei muß die Leitung /SBHE 
  24. aktiviert werden, während der Lese/Schreibzugriff erfolgt. Der Zugriff erfolg auf den Adressen 
  25. $FE000000 bis $FE100000. Wichtig: Da der PC ein little Endian Maschine ist, müssen die 
  26. Datenleitungen des low und high Byte vertauscht werden!!.
  27.  
  28. 2.     8 Bit IO Zugriff gerade Adressen. Dieser Zugriff greift auf die geraden Adressen der ISA Karte 
  29. zu. Diese Adressen werden beim ISA Bus über D0-D7 übertragen. /SBHE wird hier nicht 
  30. aktiviert, da der Transfer nur über den PC Slot läuft. A0 ist hier 0
  31.  
  32. 3.    8 Bit IO Zugriff ungerade Adressen. Hier soll auf die ungeraden Adressen der ISA Karte 
  33. zugegriffen werden. Diese werden bei dieser aber auch über D0-D7 transferiert. Der 68000 
  34. erwartet diese aber auf seinen D0-D7 die mit D8-D15 des ISA Bus verbunden sind. Um hier 
  35. keinen Bustreiber verwenden zu müssen, wurde dieser Zugriff ebenfalls auf eine gerade 
  36. 68000er Adresse gelegt. Nur die Leitung A0 erhält hier einen anderen Wert. Dieser wird aus 
  37. A20 des VME Bus abgeleitet. Somit zerfällt der IO Adressbereich in zwei getrennte Bereiche 
  38. für gerade und ungerade Bytes.
  39.  
  40. Timing
  41. Das VME Timing ist grundsätzlich asynchron, und läßt sich somit recht einfach an das andere 
  42. Timing anpassen. Dabei wird der VME Buszyklus solange verlängert, bis die Karte die Daten 
  43. bereitsgestellt bzw abgeholt hat. Dieser Vorgang wird über die Verzögerung von /DTACK mit Hilfe 
  44. des Schieberegisters IC1 (74164) durchgeführt. Das Schieberegister wird mit jedem Zyklus (/DS 
  45. und /AS werden aktiviert) über /T_ST freigegeben, und schiebt dann eine 1 hindurch. Diese 
  46. erscheint dann jeweils nach einem Clock Impuls einen Ausgang weiter. Nach 4 Impulsen erreicht 
  47. sie schließlich den Ausgang Q3. dadurch wird DTACK aktiviert, falls die PC Karte nicht mit /RDY 
  48. noch etwas Zeit fordert. Der gesamte Vorgang dauert ca. 280ns, wodurch eine Transferrate von ca 
  49. 6 MB/s erreicht werden kann. Hier zeigt sich, daß die SMC Karte anderen Karten weit überlegen ist.
  50. Bei einem Blick in die GAL Gleichungen ist festzustellen, daß die MEM und IO Leitungen des ISA 
  51. Bus erst bei T1 aktiviert werden. Das ist notwendig, damit die Adressen lange genug vor dem 
  52. Kartenzugriff stabil sind. Hier ist das PC Timing sehr kritisch und vor allem überhaupt nicht logisch! 
  53. ursprünglich hatte ich noch ein BALE Signal aus T1 erzeugt, es hat sich aber gezeigt, daß das 
  54. überhaupt nicht notwendig ist.
  55.  
  56. Interrupts
  57. Eine LAN Karte ohne Interrupt ist praktisch wertlos, daher wurde eine eigene Interruptlogik 
  58. installiert, die einen Vektorinterrupt auf dem VME Bus auslöst. Das ist notwendig, weil der VME Bus 
  59. keinen Autointerrupt unterstützt. Der Vektorgenerator ist hier IC2 (74LS245) dessen Eingänge fest 
  60. auf den Vektor $AA verdrahtet sind. Hier kann auch ein beliebiger anderer freier Vektor gewählt 
  61. werden. Auf meinem Prototypen ist hier ein Schalterarray angeordnet.
  62. Die Logik, die zu Erkennung und Bestätigung eines Interruptes notwendig ist befindet sich im Gal 
  63. VME_PC17. Dieses GAL benötigt die Adressen A1-A3, da die CPU hierüber bekanntgibt welcher 
  64. Interruptlevel bestätigt werden soll. Das Interface verwendet Interruptlevel 4.
  65. Aus Faulheit wurde die Interruptkette (IACKIN/IACKOUT) nicht implementiert. Daher darf keine 
  66. andere VME Buskarte den Interrupt 4 verwenden.
  67. Die Interruptquelle ist der Interrupt 3 (IRQ3) der ISA Karte. Diese Leitung ist high aktiv, und benötigt 
  68. daher einen pull-down Widerstand!
  69.  
  70. GAL VME_PC16
  71. *IDENTIFICATION
  72. VME_PC;
  73.  
  74. *TYPE
  75. GAL20V8;
  76.  
  77. *PINS
  78. /AS = 23,
  79. /WR = 2,
  80. /DS0 = 3,
  81. /DS1 = 4,
  82. A21 = 5,
  83. A22 = 6,
  84. A23 = 7, T1 = 8,
  85. T2 = 9,
  86. /WAIT = 10,
  87. A20 = 11,
  88.  
  89. /DTACK.T = 15,
  90. T_START.T = 18,
  91. /SBHE.T = 17,
  92. A0.T = 16,
  93. /MWR.T = 22,
  94. /MRD.T = 21,
  95. /IOW.T = 20,
  96. /IOR.T = 19;
  97.  
  98. *BOOLEAN-EQUATIONS
  99. DTACK = /A22 & /A23 & (DS1 + DS0) & AS & T2 & /WAIT;
  100. T_START = /A22 & /A23 & AS & (DS0 + DS1);
  101. IOW = A21 & /A22 & /A23 & AS & DS1 & WR & T1;
  102. IOR = A21 & /A22 & /A23 & AS & DS1 & /WR & T1;
  103. MWR = /A21 & /A22 & /A23 & AS & (DS0 + DS1) & WR & T1;
  104. MRD = /A21 & /A22 & /A23 & AS & (DS0 + DS1) & /WR & T1;
  105. SBHE = /A21 & /A22 & /A23 & AS & (DS0 & DS1 + DS0 & /DS1);
  106. A0 =  /A21 & /A22 & /A23 & AS & /DS1 & DS0  + A21 & /A22 & /A23 & AS & A20;
  107.  
  108. *END
  109.  
  110. GAL VME_PC17
  111. *IDENTIFICATION
  112. VME_PC1;
  113.  
  114. *TYPE
  115. GAL16V8;
  116.  
  117. *PINS
  118. /RESET = 1,
  119.  
  120. /DS0 = 7,
  121. /IACK = 8,
  122. A1 = 4,
  123. A2 = 5,
  124. A3 = 6,
  125. IRQ3_PC = 9,
  126.  
  127. /DTACK.T = 12,
  128. /VEKTOR.T = 14,
  129. /IRQ4.T = 13,
  130.  
  131. RESET_PC.T = 19;
  132.  
  133. *BOOLEAN-EQUATIONS
  134.  
  135. DTACK = /A1 & /A2 & A3 & DS0 & IACK;
  136. VEKTOR = /A1 & /A2 & A3 & DS0 & IACK;
  137. IRQ4 = IRQ3_PC;
  138.  
  139. RESET_PC = RESET;
  140. *END
  141.  
  142. Stückliste
  143. IC1    74LS164
  144. IC2    74LS245
  145. VME_PC16    GAL 20V8
  146. VME_PC17    GAL 16V8
  147. R1    1k
  148. R2    1k
  149. D1-D3    1N4181
  150. RN1-5    Widerstandsarrays 8*1.2k (nicht eingezeichnet, siehe Text)
  151. Cx    100nF Blockkondensatoren an jedem IC und am PC Slot (möglichst mehrfach!)
  152.  
  153. AUFBAU
  154. Der Aufbau der Schaltung ist vor allem eine mechanische Herausforderung. Beim Aufbau ist darauf 
  155. zu Achten, daß alle Adress und Datenleitungen mit den angegebenen Pull-up Widerständen 
  156. versehen werden. Wird das nicht gemacht, kommt es zu Lese und Schreibfehlern beim Zugriff auf 
  157. die Karte, die sehr unschöne Systemabstürze zur Folge haben können.
  158. Ich habe die Schaltung auf einer Europa-Experimentierplatine aufgebaut. Der PC Slot ist mit ca 
  159. 20cm fliegenden Leitungen angeschlossen. Da mein TT im Tower wohnt kann ich keine Aussagen 
  160. zum Originalgehäuse treffen.
  161. Falls der VME Slot schon mit einer Grafikkarte belegt ist, muß man sich etwas einfallen lassen, um 
  162. einen weiteren VME Slot zu erhalten. Dazu muß der neue Slot einfach mit dem bestehenden 
  163. parallel geschaltet werden. Das Interface benötigt eigentlich nur eine 64-polige Verbindung (a und 
  164. c Reihe), da die mittlere Pinreihe des VME-Bus (fast) nicht benötigt wird. Die IRQ-4 Leitung ist die 
  165. einzige, die auf der mittleren Pinreihe liegt!
  166. Falls es zu Adresskonflikten mit einer anderen VME Karte kommen sollte muß das GAL VME_PC16 
  167. umprogrammiert werden (Auswertung von A22 und A23).
  168.  
  169. Konfigurieren der Karte
  170. Die Karte beitzt zum Glück nur einen einzigen Jumper, der in die Stellung "280 3 D000 NONE" 
  171. gebracht wird. Für die Tests mit der Software sollte mindestens ein T Stück mit 2 
  172. Abschlußwiderständen auf den BNC Connector gesteckt werden. Die Karte besitzt eine LED, die 
  173. die Netzaktivität anzeigt.
  174.  
  175. Test der Hardware
  176. Bein Einschalten, sowie bei einem Reset (CTRL-ALT-DEL genügt) muß die Akivitäts LED auf der 
  177. Karte aufleuchten und nach einigen Sekunden wieder erlöschen. Damit ist der Reset schon in 
  178. Ordnung.
  179. Bevor der Treiber installiert wird kann die Hardware grob geprüft werden. Dazu wird ein Debugger 
  180. bzw Monitor benötigt (z.B. PD, der Pure C Debugger). Mit diesem Monitor wird die Adresse 
  181. $FE200280 beobachtet. Hier sollte jedes 2. Byte != $FF sein. Ab $FE2002A0 sollten wieder alle 
  182. Bytes $FF sein, wie auch vor der obigen Adresse. Dieses Verhalten muß auch an Adresse 
  183. $FE300280 feststellbar sein, wobei hier aber andere Werte stehen müssen. Durch wechselseitiges 
  184. zusammensetzen der Bytes muß die auf der Karte aufgedruckte Ethernetadresse erkennbar 
  185. werden. War das erfolgreich, kann der Treiber installiert werden.
  186.  
  187. Software
  188. Die Software besteht aus einem Treiber für das ANS (Atari Network System). Dieser Treiber stellt 
  189. einfache Funktionen zum lesen und schreiben von Datenpaketen zur Verfügung. Die Einbindung 
  190. erfolgt über ein Cookie.
  191. Der Treiber wurde bei mir mit dem TUW TCP/IP Stack sowie Telnet und FTP getestet. Als 
  192. Gegenstelle dient mir ein LINUX PC. Auf dem TT wird bei mir MAG!C eingesetzt, Plain TOS sollte 
  193. genauso gehen. Mit MinT wird's wahrscheinlich nicht funktionieren (hab's aber nicht getestet).
  194.  
  195. Damit jeder sehen kann, wie die Karte angesteuert wird, sind dem Paket die Sourcen des Treibers 
  196. beigelegt. Mit PURE-C sollte das Übersetzen kein Problem sein. In dem File WD_TOOLS.C kann 
  197. die Initialisierung und der Test der Karte eingesehen werden, falls der Vorgang zu Testzwecken 
  198. manuell durchgeführt werden muß.
  199.  
  200. Hinweise
  201. Alle Angaben dieses Paketes sind ohne Gewähr. Für durch den Betrieb oder Aufbau der Scahltung 
  202. oder der Software entstehende Schäden kann ich keine Haftung übernehmen. Der Betrieb ist auf 
  203. eigene Gefahr und Risiko.
  204. Die Weitergabe und Verwendung dieses Dokumentes und der zugehörigen Software ist frei.
  205. Falls jemand die Schaltung erfolgreich aufgebaut hat oder falls noch Fragen bestehen, stehe ich 
  206. gerne für weitere Fragen zur Verfügung. Ich setzte jedoch voraus, daß der Erbauer dieses 
  207. Interfaces etwas Erfahrung im Umgang mit dem Oszilloskop hat, denn ansonsten ist eine 
  208. Ferndiagnose vollkommen sinnlos. Falls jemand Fehler findet, bitte ich ebenfalls um Nachricht, 
  209. damit ich diese in dem Paket korrigieren kann.
  210. Es wird von mir jedoch keine Platine oder fertig gebrannte GAL's geben, da ich nicht in der 
  211. Lage bin, diese zu vertreiben. Falls jemand eine Platine dafür erstellt hat, bitte ich um Nachricht, 
  212. denn ich hätte gerne auch eine :-) )
  213.  
  214. Pinbelegungen
  215. Das Platinenprogramm nummeriert die Pins eines Steckers fortlaufend durch. Somit ergebn sich 
  216. folgende Zuordungen:
  217.  
  218. VME Bus:    Pin a1-a32    1-32
  219.     Pin b1-b32    33-64
  220.     Pin c1-c32    65-96
  221.  
  222. PC Bus:    Pin A1-A31    32-62
  223.     Pin B1-B31    1-31
  224.  
  225.     Pin C1-C18    19-36
  226.     Pin D1-D18    1-18
  227.  
  228. Adressen
  229. Sackpost:    Ulrich Röhr
  230.     Gustav Adolf Str. 13
  231.     63452 Hanau
  232.  
  233. Maus:    Ulrich Roehr @ F
  234.  
  235. Internet:    ulrich_roehr@f.maus.de
  236. ANHANG PC Bus Signalbeschreibung
  237.  
  238.  
  239.  
  240.  
  241.  
  242.  
  243.  
  244.  
  245.  
  246.  
  247.  
  248.  
  249.  
  250.  
  251.  
  252.  
  253.  
  254.  
  255.  
  256.  
  257.  
  258.  
  259.  
  260. AEN    A11    0    This output signal when inactive (low) indicates that the CPU or controller board bus master 
  261. has control of the bus. When active, the DMA controller has control of the bus. It is often used 
  262. to disable devices which must not respond during a DMA cycle. 
  263. BALE    B28    0    This output signal (when high) indicates that a valid address is present on the LA<23..I7> 
  264. address lines. The LA<23. .I7> address lines or any decodes developed from them should be 
  265. latched at the falling edge of BALE. This line is high when a 0MA or bus master operation is 
  266. occurring.
  267. BCLK    B20    0    This output signal is provided to allow synchronization to the main processor clock. Its 
  268. freguency will be either 8 MHz or 8 MHz with a duty cycle of 50%.
  269. BUSR0Y    A10    I    This input signal is used to lengthen a bus cycle from its standard time if a controller board 
  270. cannot respond guickly enough. It should be pulled low by an open collector type device as 
  271. soon as a slow addressed device is selected and held low until the device has responded. 
  272. Bus cycles are lengthened by an integral number of (BCLK) cycles. This line should not be 
  273. held low for more than 2.5 us. This line should be driven by an oPen-collector device capable 
  274. of sinking 20 mA. ..
  275.  
  276. DAK0-     D08    0
  277. DAK1-    B17    0
  278. DAK2-    B26    0
  279. DAK3-    B15    0
  280. DAK5-    B10    0
  281. DAK6-    D12    0
  282. DAK7-    D14    0    These output lines (DMA Acknowledge) indicate that a reguest for a 0MA service from the 
  283. DMA subsystem has been recognized. The acknowledge is indicated by a L0W on this line. 
  284. Use this line with the l0RC- or I0WC- line to decode the desired 0MA device. If used to signal 
  285. acceptance of a bus-master reguest, this signal indicates when it is legal to pull GRAB- low.
  286.  
  287. DRQ0    D09    l
  288. DRQ1    B18    l
  289. DRQ2    B06    I
  290. DRQ3    B16    I
  291. 0RQ5    D11    I
  292. 0RQ6    D13    I
  293. DR07    D15    l    These input lines are used to request a DMA service from the DMA subsystem or to gain 
  294. control of the system bus from the main CPU (DMA request). The request is made when the 
  295. Iine goes from a low to a high and must remain high until the appropriate DAK<7. .5>, <3. 
  296. .0> line goes active.
  297.  
  298. GRAB-    D17    l    This input signal is used to indicate that a controlIer board bus master is controlling the bus. A 
  299. controlIer board can puIl this line Iow when the appropriate DAK line is made active, signalIing 
  300. that a master request is granted. The system address, data and controI lines wiII be floated, 
  301. allowing the controller board to begin controlling them one full DCLK period after GRAB is 
  302. made active. At Ieast one more fulI BCLK period should be allowed after putting a vaIid 
  303. address on the bus before activating any of the controI lines. This line should be driven by an 
  304. open-collector device capabIe of sinking 20 mA.
  305.  
  306. GROUND    B01    -
  307.     B10    -
  308.     B31    -
  309.     D18    -    These lines are connected to the system ac and dc ground. The maximum current allowed on 
  310. any singIe contact is I.5 A.
  311.  
  312. IOCHK-    A01    I    This input signal is used to signaI the CPU about Parity or other serious errors on controller 
  313. boards. This signal should be driven low by an open colIector type output capabIe of sinking 
  314. 20 mA when an uncorrectabIe system error occurs.
  315. lORC-    B14    l/0    This output Iine (l/O read) indicates (when low) when an I/0 device is to send data to the data 
  316. bus. lt can be driven bv a controller board acting as a bus master.
  317. I0WC-    B13    I/0    This output Iine (I/0 write) indicates (when low) when an I/0 device is to accept the data from 
  318. the data bus. It can be driven bv a controlIer board acting as a bus master.
  319. l016-    D02    I    This input line (I/0 is l6 bits) signaIs the system that the addressed I/0 device is capable of 
  320. transferring l6 bits of data at once. When this line is made active, during an l/0 read or write, 
  321. the standard one wait state I/0 cycle wiIl be run. This line should be driven low by an 
  322. open-colIector device canabIe of sinking 20 mA.
  323. IRQ3    B25    I
  324. lRQ4    B24    l
  325. IRQ5    B23    l
  326. IRQ6    B22    I
  327. IRQ7    B21    I
  328. IRQ9    B04    I
  329. IRQ10    D03    I
  330. IRQ11    D04    I
  331. lRQ12    D05    l
  332. lR014    D07    l
  333. IRQ15    D06    l    These input lines are used to interrupt the CPU to request some service. The interrupt is 
  334. recognized when the line goes from a low to a high and remains there until the appropriate 
  335. interrupt service routine is executed.
  336. LA17    C08    I/O
  337. LA18    C07    I/O
  338. LA19    C06    l/O
  339. LA2D    CD5    I/O
  340. LA21    CD4    I/O
  341. LA22    C03    I/O
  342. LA23    C02    I/O    These output signals (LatchabIe Address) are used to decode memory which must respond 
  343. with zero or one wait state. They are only guaranteed to be valid when BALE is high. These 
  344. can be driven by a controller board acting as a bus master.
  345. MRDC-    C09    I/O    This output line (Memory Read) indicates (when Iow) when a memory device is to send data 
  346. to the data bus. This signaI is active over the entire address space of the system. It can be 
  347. driven by a controIler board acting as a bus master.
  348. MWTC-    C10    I/O    This output line (Memory Write) indicates (when low) when a memory device is to accept the 
  349. data from the data bus. This signal is active over the entire address space of the system. It can 
  350. be driven bv a controIler board acting as a bus master.
  351. MI6-    D01    I    This input Iine (memory is l6 bits) signais the system that the addressed memory is capabIe of 
  352. transferring I6 bits of data at once. When this line is made active, during a memory read or 
  353. write, the standard one wait state memory cycle wilI be run. This line shouId be derived from 
  354. the LA<23. .I7> address Iines. This line shouId be driven low by an open collector device 
  355. capabIe cf sinking 20 mA.
  356. N0WS-    B08    I    This input Iine (No Wait State) is used to inform the system that standard wait states can be 
  357. deleted for cycIes when this line is made active. The line must be pulled low 45 ns before the 
  358. falling edge of BCLK in order to be recognized. This Iine shouId be driven by an cpen 
  359. collector device capabIe of sinking 20 mA.
  360. O5C    B30    O    This output signai is a cIock for use in video color burst and other general timing applications. 
  361. Its frequencv is I4.3I8I8 MHz and duty cycle is approximateIy 50%.
  362. REFRESH-    B19    I/O    This output signal is used to indicate (when Iow) a refresh cycle in progress. It shouid be used 
  363. to enabIe the SA<7. .0> address lines to the row address inputs of aIl banks of dynamic 
  364. memory so that when the MRDC- goes active, the entire system memory is refreshed at one 
  365. time. It can be driven by a controIier board acting as a bus master.
  366. RESDRV    B02    O    This output signal is used to reset the hardware during powerup or power failure.
  367. SA0    A3I    I/O
  368. SA1    A3D    I/O
  369. SA2    A29    I/O
  370. SA3    A28    I/O
  371. 5A4    A27    I/O
  372. 5A5    A26    I/O
  373. SA6    A25    I/O
  374. SA7    A24    I/O
  375. SA8    A23    I/O
  376. SA9    A22    I/O
  377. SAI0    A21    I/O
  378. SAlI    A20    I/O
  379. SAl2    A19    I/O
  380. SAl3    A18    I/O
  381. SAl4    A17    I/O
  382. SAl5    A16    I/O
  383. SAI6    A15    I/O
  384. SAI7    A14    I/O
  385. SAl8    A13    I/O
  386. SA19    A12    I/O    These bidirectionaI signals address memory or I/0 devices within the system. They form the 
  387. Iow order 20 bits of the 24 bit address bits that the system offers. These lines are enabled onto 
  388. the bus while BALE is high and are latched when BALE goes from a high to a low state. These 
  389. can be driven by a controlIer board acting as a bus master.
  390. SBHE-    C01    I/O    This output signal (System Bus High Enable) indicates (when Iow) that the high haIf of the SD 
  391. data bus should transfer the data on boards which support the fuIl l6-bit data bus. It can be 
  392. driven by a controller board actinq as a bus master.
  393. S0D    A09    I/O
  394. SD1    A08    I/O
  395. SD2    A07    I/O
  396. SD3    A06    I/O
  397. SD4    A05    I/O
  398. SD5    A04    I/O
  399. SD6    A03    I/O
  400. SD7    A02    I/O    These bidirectional signals are the low 8 bits of the system data bus. They should be used 
  401. exclusively by all eight bit devices to transfer data. Sixteen-bit devices should use these lines 
  402. to transfer onIy the low half of a data word when the address line A0 is low. These can be 
  403. driven by a controIIer board acting as a bus master.
  404. SD08    C11    I/O
  405. SD09    C12    I/O
  406. SD10    C13    I/O
  407. SD11    C14    I/O
  408. SD12    C15    I/O
  409. SD13    C16    I/O
  410. SD14    C17    l/O
  411. SD15    C18    I/O    These bidirectional signals are the high 8 bits of the system data bus. Sixteen bit devices 
  412. should use these lines to transfer the high half of a data word when the line SBHE- is low. 
  413. These can be driven by a controller board acting as a bus master.
  414. SMRDC-    B12    O    This output line (Standard Memory Read) is active (low) only when an address from 000000h 
  415. to 0FFFFFh is decoded. This Iine is derived from MRDC-.
  416. SMWTC-    B11    O    This output line (Standard Memory Write) is active (low) only when an address from 0000000h 
  417. to 0FFFFFh is decoded. This line is derived from MWTC-.
  418. T/C    B27    O    This output signal (when high) indicates that the Terminal Count of a DMA operation has been 
  419. reached. It should be decoded with the appropriate DAKx line for proper operation.
  420. +5 Vdc    B03
  421.     B29
  422.     D16
  423. -5 Vdc    B05    --    This line is connected to the system power supply for minus 5 volts. This supply is intended 
  424. for low-current usage only (500 mA) .
  425. -I2 Vdc    B07    --    This line is connected to the system power supply for minus 12 volts. This supply is intended 
  426. for low-current usage only (1.0 A).
  427. +12 Vdc    B09    --    This line is connected to the system power supply for I2 voIts. In addition to the maximum 
  428. current available from the suppIv, the maximum current aIlowed on this contact is 1.5 A.
  429.